1.1 Обобщенная структура логического элемента (LE) ПЛИС
1.2 Устройство LUT(LookupTable)
1.3 Структура логического элемента (LE) с каналом переноса
1.4 Четырехразрядный сумматор
1.5 Структура логического элемента (LE) с возможностью разделения LUT и триггера
1.6 Логический элемент (LE) Cyclone IV
1.7 Структура соединений LAB в коммутационном поле ПЛИС
1.8 Структура взаимодействия LE с сигналами управления
1.9 Программное обеспечение для проектирования ПЛИС
1.10 Основные этапы разработки прототипа
2.1 Представление данных в SystemVerilog
2.2 Типы данных в SystemVerilog
2.3 Арифметические операторы
2.4 Побитовые операторы
2.5 Реляционные операторы
2.6 Логические операторы
2.7 Операторы сдвига
2.8 Операторы конкатенации и репликации
2.9 Внутренние переменные
2.10 Условный оператор
2.11 Условное присваивание
3.1 Комбинационная логика
3.2 Тестовое окружение
3.3 Компиляция и симуляция
3.4 Результат в файле transcript
4.1 Блок Always
4.2 Списки чувствительности
4.3 Блок always_comb
4.4 Пример мультиплексора
4.5 Блок always_latch
4.6 Блок always_ff
4.7 Различия блоков always и always_ff
5.1 Комбинационная логика
5.2 Оператор case
5.3 Оператор if
5.4 Последовательная логика
6.1 Регистры
6.2 Регистры со сбросом
6.3 Регистры с сигналом разрешения
6.4 Группы регистров
7.1 Пример параметризованного модуля
7.2 Параметры и другие возможности
7.3 Типизированные параметры
7.4 Многопараметричные модули
7.5 Локальные параметры
7.6 Преимущества использования параметризованных модулей